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わかるVerilog HDL入門―文法の基礎から論理回路設計、論理合成、実装まで改訂新版 (トランジスタ技術SPECIAL〈No.95〉) [単行本]Ω

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『わかるVerilog HDL入門―文法の基礎から論理回路設計、論理合成、実装まで改訂新版 (トランジスタ技術SPECIAL〈No.95〉) [単行本]Ω』はヤフオクでkJ-000d996108から04月20日 02時 19分に出品され04月20日 02時 19分に終了予定です。即決価格は1,888円に設定されています。現在230件の入札があります。決済方法はYahoo!かんたん決済に対応。香川県からの発送料は落札者が負担します。ＰＲオプションはYahoo!かんたん決済、取りナビ(ベータ版)を利用したオークション、即買でした。

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目次(「BOOK」データベースより）第１章　Ｖｅｒｉｌｏｇ　ＨＤＬの基本文法第２章　組み合わせ回路の記述第３章　フリップフロップと応用回路の記述第４章　同期式順序回路の記述第５章　Ｖｅｒｉｌｏｇ　ＨＤＬで複雑なシステムを表記する方法第６章　Ｖｅｒｉｌｏｇ　ＨＤＬとシミュレーション第７章　論理合成・配置配線とＣＰＬＤ実装テスト第８章　Ｖｅｒｉｌｏｇ　ＨＤＬによる記述の注意点とノウハウ第９章　本格的な応用回路の記述と実装著者紹介（「BOOK著者紹介情報」より）（本データはこの書籍が刊行された当時に掲載されていたものです）木村真也(キムラシンヤ)１９７７年函館工業高等専門学校電気工学科卒業。１９８２年豊橋技術科学大学大学院修士課程情報工学専攻修了。１９８２年日本電気（株）入社。同社にてＶシリーズ・マイクロプロセッサ（Ｖ２０，Ｖ３０，Ｖ３３，Ｖ６０，Ｖ７０，Ｖ８０）の開発に従事。１９８８年より群馬工業高等専門学校電子情報工学科勤務

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落札価格: 1888円

開始価格: 1888円

即決価格: 1888円

入札単位: 100円

商品状態: 新品、未使用

個数: 1

開始日時: 2025.03.01 3:27

終了日時: 2025.04.20 16:52

自動延長: なし

早期終了: なし

入札者評価制限: あり

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